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繼2024年2月28日之后，中國(guó)科學(xué)院金屬研究所以第一通訊單位再發(fā)Nature。

二維(2D)半導(dǎo)體的垂直三維集成，具有很大的前景，因?yàn)樗峁┝嗽?em>z軸上擴(kuò)展邏輯層的可能性。

事實(shí)上，用這種混合維異質(zhì)結(jié)構(gòu)以及不同載流子類(lèi)型的異質(zhì)-2D層構(gòu)建的垂直互補(bǔ)場(chǎng)效應(yīng)晶體管(CFETs)最近已經(jīng)得到了證明。

然而，到目前為止，在二維半導(dǎo)體中缺乏一種可控的摻雜方案(特別是p摻雜的WSe₂和MoS₂)，最好是穩(wěn)定和無(wú)損的方式，這極大地阻礙了互補(bǔ)邏輯電路的自下而上縮放。

在此，來(lái)自中山大學(xué)&北京大學(xué)的侯仰龍、 中國(guó)科學(xué)院大學(xué)的周武、遼寧省材料研究院的王漢文、山西大學(xué)的韓拯以及中國(guó)科學(xué)院金屬研究所&遼寧省材料研究院的李秀艷等研究者表明，通過(guò)將過(guò)渡金屬二硫族化合物，如MoS₂，置于范德華(vdW)反鐵磁絕緣體氯氧化鉻(CrOCl)上，MoS₂中的載流子極性可以通過(guò)強(qiáng)vdW界面耦合很容易地從n型重新配置為p型。相關(guān)論文以題為“Van der Waals polarity-engineered 3D integration of 2D complementary logic”于2024年05月29日發(fā)表在Nature上。

在眾多有利的特性中，z-維堆疊的能力-原則上無(wú)限層數(shù)-被認(rèn)為是半導(dǎo)體范德瓦爾斯(vdW)納米電子學(xué)最迷人的前景之一。這種自底向上的三維(3D) vdW可積性方法，可能為在所謂的后摩爾定律時(shí)代繼續(xù)縮放晶體管提供另一種方法，因?yàn)楣杓夹g(shù)正在接近其進(jìn)一步縮小晶體管橫向尺寸的物理極限。

事實(shí)上，幾十年來(lái)，從第一個(gè)平面場(chǎng)效應(yīng)晶體管(FET)到FinFET，再到最先進(jìn)的柵極全方位FET，硅半導(dǎo)體的縮放一直遵循平面內(nèi)策略，如圖1a所示，而實(shí)現(xiàn)3D可積性仍然極具挑戰(zhàn)性。

雖然電極的三維互連，已經(jīng)在現(xiàn)代硅集成電路中得到了廣泛的應(yīng)用，但基本的邏輯門(mén)仍然局限于硅襯底的表面，不能排列成多層。其他兩個(gè)芯片的面對(duì)面結(jié)合的嘗試需要超高精度的對(duì)準(zhǔn)，并且在z維度上的空間增益不是那么令人滿意。

同時(shí)，多層3D閃存(3D NAND)由水平和垂直位和字線之間的正交交叉結(jié)(形成浮柵存儲(chǔ)器)組成，但不滿足電路自由設(shè)計(jì)的需要。

圖1 半導(dǎo)體電路的垂直縮放與平面縮放。

最近，將vdW半導(dǎo)體堆疊成3D垂直電路一直是人們不斷努力追求的目標(biāo)。相當(dāng)大的帶隙和無(wú)懸鍵表面，加上高載流子遷移率和最終尺度(小于1nm)的優(yōu)秀靜電控制，使二維(2D)半導(dǎo)體成為垂直3D集成的理想候選者。

據(jù)預(yù)測(cè)，先進(jìn)的單片3D集成電路結(jié)構(gòu)具有快速的層對(duì)層信號(hào)傳輸和高效的散熱，將提供更高的集成密度。然而，在應(yīng)用方面，由于難以獲得n型和p型極性的可控?fù)诫s，2D半導(dǎo)體的3D集成電路在很大程度上受到限制，這是互補(bǔ)邏輯的基礎(chǔ)。

迄今為止，在使用二維半導(dǎo)體構(gòu)建的垂直互補(bǔ)場(chǎng)效應(yīng)晶體管(CFETs)中已經(jīng)實(shí)現(xiàn)了有限數(shù)量的例子，例如混合維異質(zhì)結(jié)構(gòu)和具有不同載流子極性的異質(zhì)-2D層，其中已經(jīng)證明了最多兩個(gè)垂直互補(bǔ)邏輯層。

事實(shí)上，雖然n型2D半導(dǎo)體在電性能方面正在迅速發(fā)展，但對(duì)于WSe₂和MoS₂等2D半導(dǎo)體，只有少數(shù)p摻雜策略是已知的，使用的方法包括化學(xué)摻雜，接觸工程或氧化物涂層。

請(qǐng)注意，這些摻雜方法可能存在不均勻性或載流子遷移率降低的問(wèn)題，并且很少有物理上能夠?qū)崿F(xiàn)三維互補(bǔ)邏輯的多層垂直組裝。

在這里，研究者設(shè)計(jì)了一種簡(jiǎn)單的非破壞性摻雜方法，通過(guò)vdW界面耦合以可控的方式重新配置二維半導(dǎo)體的載流子極性。

研究者發(fā)現(xiàn)，與通常表現(xiàn)為n型的過(guò)渡金屬二硫化物(TMDs)(包括MoS₂、WSe₂和MoSe₂)與少層CrOCl界面不同，TMDs系統(tǒng)地轉(zhuǎn)變?yōu)閜型，并表現(xiàn)出優(yōu)異的空氣穩(wěn)定性。

密度泛函理論(DFT)計(jì)算表明，這種界面耦合引起的極性反轉(zhuǎn)是電荷從TMDs轉(zhuǎn)移到CrOCl的結(jié)果，隨后在CrOCl的表面狀態(tài)發(fā)生了微妙的e–e相互作用，這應(yīng)該是TMDs與具有高功函數(shù)和表面帶足夠大有效質(zhì)量的層狀絕緣體之間的界面上的普遍效應(yīng)。

以MoS₂為例，由于具有原子清潔的界面，MoS₂-CrOCl雜化材料的最大室溫空穴遷移率約為425 cm² V^?1 s^?1，開(kāi)/關(guān)比超過(guò)10⁶。

此外，研究者通過(guò)選擇性地堆疊vdW柵極、介電層和半導(dǎo)體層的模塊來(lái)構(gòu)建n和p摻雜的邏輯單元，有或沒(méi)有界面耦合層，定義為垂直反極化場(chǎng)效應(yīng)晶體管(VIP-FETs)。

因此，研究者的摻雜策略可以用于垂直制造自補(bǔ)充邏輯器件，為半導(dǎo)體電路的先進(jìn)3D集成的垂直縮放路線(圖1a)提供了線索。

圖2 MoS₂-CrOCl互補(bǔ)場(chǎng)效應(yīng)管的電學(xué)性能。

圖3 3D集成邏輯門(mén)具有十多個(gè)vdW層。

圖4 面向未來(lái)3D集成二維半導(dǎo)體互補(bǔ)邏輯。

綜上所述，研究表明，通過(guò)將TMDs (MoS₂, WSe₂和MoSe₂)堆疊在vdW絕緣體CrOCl上，可以有效地將主導(dǎo)載流子類(lèi)型從電子調(diào)制到空穴。

第一性原理計(jì)算進(jìn)一步揭示了這種行為可能源于強(qiáng)vdW界面耦合。這表明了門(mén)可調(diào)諧帶對(duì)準(zhǔn)、電荷轉(zhuǎn)移和e-e相互作用的協(xié)同效應(yīng)，這可能與半導(dǎo)體TMDs的傳統(tǒng)p摻雜策略有本質(zhì)上的不同。

值得注意的是，類(lèi)似的機(jī)制已經(jīng)導(dǎo)致了先前在石墨烯-CrOCl系統(tǒng)中報(bào)道的許多奇異的量子電子態(tài)?；谠摲椒ㄖ苽涞腇ETs具有優(yōu)異的電學(xué)性能，通/關(guān)比達(dá)到10⁶，在MoS₂中提取的室溫空穴遷移率達(dá)到425 cm²V^?1 s^?1，具有出色的長(zhǎng)期空氣穩(wěn)定性。

此外，基于該摻雜方法，實(shí)現(xiàn)了先進(jìn)的3D邏輯電路，如垂直構(gòu)建的6層vdW逆變器、14層vdW的NANDs和14層vdW的SRAMs，證實(shí)了該vdW界面耦合誘導(dǎo)的p型摻雜，可能是設(shè)計(jì)未來(lái)垂直縮放的有效策略，以實(shí)現(xiàn)先進(jìn)邏輯電路的超高3D集成。

【參考文獻(xiàn)】

Guo, Y., Li, J., Zhan, X. et al. Van der Waals polarity-engineered 3D integration of 2D complementary logic. Nature (2024). https://doi.org/10.1038/s41586-024-07438-5

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中科院金屬所，再發(fā)Nature！

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